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调频发射机的设计doc

归档日期:07-06       文本归类:发射机      文章编辑:爱尚语录

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  目录I摘要IIAbstract第一章绪论引言FPGA简介发射机简介模拟调制发射机数字调制发射机软件无线电简介遥测发射机的特点和发展趋势第二章发射机的设计方案模拟调制发射机简介数字调频发射机设计第三章数字调频发射机原理设计数字调频发射机的原理滤波器的设计直接数字频率合成器DDS的原理DDS基本原理及特点载波信号合成第四章数字发射机的硬件电路及VHDL的实现硬件描述语言(HDL)VHDL语言简介VHDL语言设计步骤利用VHDL语言开发的优点MAXPLUS软件简介时钟分频控制模块时钟分频简介时钟分频程序DDS模块实现DDS的两种方法求补模块FIR滤波器模块累加模块取高M位地址模块正余弦地址译码模块、正余弦ROM模块、数据校正模块PLL电路实现单边带调制电路第五章总结结论需要进一步研究的问题参考文献致谢摘要遥测是对相隔一定距离的对象的参量进行测量、并把测得结果传送到接收地点的一种测量系统。就遥测发射系统而言传统的模拟调制己经很成熟模拟发射机是利用调制信号的变化来控制变容二极管的结电容容值的变化从而改变压控振荡器的震荡频率来实现调频模拟调制码速率、调制频偏都受变容二极管特性的限制模拟调制功能单一、调制方式不可重组、单个系统调制频率不可改变无法满足频率多变的需求。随着高速器件和软件无线电技术的发展数字调制发射机具有调制中心频率可调、频偏可编程、调制方式可重组、调制码速率高、可实现较高的频响、可以与编码器合并扩展功能很强等优点成为今后发射机的发展主流。本论文讨论了如何利用现场可编程器件FGPA结合MxapluSll及VHDL语言在遥测系统中实现了DDSPLLSSB模式的数字调制发射机。数字发射机设计主要包括方案选择、系统设计、硬件电路实现及VHDL设计四个部分。论文中首先分析了目前遥测系统中使用的模拟调制发射机以及发射机的优点。第二章介绍发射机的设计方案第三章详细讨论了组成发射机的各个部分的原理设计。第四章着重讨论了各个部分的硬件电路实现、VHDL实现部分及设计的测试结果。第五章是对本文的总结。关键词:遥测发射机数字调制软件无线电FPGADDSAbstractTelemetryistheobjectofacertaindistanceawayfromtheparametersmeasuredandthemeasuredresultstothelocationofameasure字调制发射机采用可编程器件可实现调制重组、兼容多种调制方式、调制频率可变、频偏可调还可以与采编器合并扩展性强等优点。数字调频发射机设计数字调制发射机原理简介调频是用已调信号的频率变化承载信息设调制信号为f(t)载波信号为:()式中:是载波中心频率是初始相角设=根据调频的定义调频波的瞬时频率随输入信号成线性变化即:()式中:是载波中心频率是瞬时频率相对于的频偏也叫瞬时频率偏移根据瞬时相位与瞬时角频率的关系:()可以得到调频波的瞬时相位:()将()式带入()式得:()这就是由调制载波后的调制波的表达式从式可以看到调频波的瞬时频率等于载波频率加上一个正比于调制信号的时变频率。第三章数字调频发射机原理设计数字调频发射机的原理图的数字调频发射机主要是由模数转换器AD、FIR滤波器、直接数字频率合成DDS(DirectDigitalSynthesis)、锁相环频率合成器PLL(PhaseLoekLoop)和单边带调制SSB(SingleSingalBand)五部分组成整个系统的实现框图如下:图数字调制发射机实现框图DDS用来产生高分辨率、频偏可调的频率时变信号也就是产生低频信号并实现基带信号的调频:DDS部分包括累加器、正余弦查找表、模数转换器DA锁相环路PLL是一个相位跟踪系统用来合成高精度、高稳定度的中心频率可调的高频载波信号单边带调制器SSB可以进行I、Q两路正交信号的正交调制实现了低频的基带信号向高频载波的搬移搬移后携带着信息的高频载波向空间辐射进行无线通信。滤波器的设计滤波器可以提取有用的信号、滤除无用的噪声、扩展信号的频带、改变信号的特定频谱分量分为模拟滤波器和数字滤波器模拟滤波器是对模拟信号进行滤波根据一定的设计规范来设计模拟系统函数使其逼近某个理想滤波器的特性模拟滤波器的设计方法很成熟常用的有巴特沃思滤波器、切比雪夫滤波器、椭圆函数滤波器等。数字滤波器是一个线性移不变离散时间系统它把输入序列通过一定的运算变换对输入信号进行…定的处理后得到输出序列。数字滤波器在数字信号传输和处理中有广泛的应用。直接数字频率合成器DDS的原理频率合成主要有三种:直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频(乘法)、分频(除法)、混频(加法与减法)及滤波器从单一或几个参数频率中产生所需频率该方法原理简单但系统体积大、功耗大基本不被采用。锁相环PLL(PhaesLockLooP)是相位跟踪系统利用反馈通过锁相环路生成所需的频率这种方法结构简化、稳定性高、精度高、便于集成使用比较广泛但存在高分辨率和高转换速度之间的矛盾可采双模前置分频的方式来解决两者之间的矛盾。直接数字合成(DieretDigitalFerqueneysynihesis简称DDS或DDFS)是近年来迅速发展起来的一种新的频率合成方法。早在年关国学者JTiemye等人撰写的“ADigitalFerqueneys”thesizer代文首次提出了以全数字技术从相位概念出发直接合成所需波形。限于当时的技术和器件性能未受到重视。随着微电子技术和高速芯片的迅速发展DDS得到了飞速的发展具有相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等优点成为现代频率合成技术中的佼佼者。DDS基本原理及特点采样是对连续信号进行抽取后得到一组离散的数据而DDS恰好是采样的相反过程利用有限的离散数据通过查表法得到信号的幅值通过数模转换器DA后生成连续波。DDS原理框架图如下。在DDS的ROM存储器存放不同的波形数据就可以实现各种波形输出如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时既可得到两路正交的输出信号。DDS合成两路正交的信号同相分量(I路信号和正交分量(Q路信号)经环路滤波器虑除杂波干扰后与锁相环路PLL输出两路正交的载波信号进行混频混频后把低频的基带信号调制到高频的载波信号上经放大器放大后辐射到空间。图DDS原理框架图载波信号合成频率合成就是利用电子元件组成某种装置由一个或几个标准须率产生一个或多个频率的过程。早期的合成是由一组晶体组成的晶控振荡器晶体用人工来接入和断开来改变合成的频率它的频率准确度和稳定度由晶体本身的准确度和稳定度来决定很少与电路有关众所周知石英晶体在全世界范围内是比较稀有的原料要做高精度、高稳定度的晶体振荡器造价是很高的所以后来发展了使用单块晶振通过倍频、分频、混频等方式合成所需的频率。随着通信的迅猛发展通信频谱日益拥挤要求有高精度的发射频率同时要求选频比较容易。自石英晶体振荡器问世以来频率合成技术也日新月异目前频率合成有以下三种方法:直接合成法(对单个晶振进行加、减、乘、除等方法合成所需的频率)、锁相环路合成法(PLL)、直接数字频率合成法(DDS)。)直接合成法:将基准频率直接进行倍频、分频、混频、滤波等合成单个或多个频率,原理框图如图下:图中是标准频率在谐波发生器中产生的高次谐波它们和具有相同的频率稳定度为了得到不同数值的稳定频率可以从这些谐波频率中任选两个频率加到混频器中经过混频后由滤波器选择出这两种频率的和频或差频从而得到一系列新的频率。图直接合成法原理图用带通滤波器将所需谐波取出将其他的谐波分量虑除电路中可采用一中心频率可调的带通滤波器或多个中心频率固定的带通滤波器每个带通滤波器虑出某一频率。直接合成法的电路和设备较复杂和笨重缺乏灵活性同时由于要产生大量的本地信号要求相当大的功率。石英晶体振荡器的的频率稳定度和准确度高但改变频率不方便只适宜于固定频率。)直接数字频率合成(DieretDigitalFerqueneysynhteis简称DDFS或DDS)也称为数字查表合成器DDS合成法频率转换速度快、分辨率高、输出相位连续、易于集成、易于控制等优点不过受器件水平的限制输出信号的频率上限不够高因为当频率控制字和累加器位数N一定时输出频率与成正比当需要较高的输出频率时也必须很高。此次设计中根据遥测的需要发射机输出频率为MHz~~MHZ(中心频率可调)载波中心频率为MHzDDS合成这样的高频信号有一定的困难所以设计中载波不采用DDS来合成。)锁相环路合成法(PhaseLoekLoopPLL)锁相环路是利用反馈完成自动相位控制基本锁相环路原理框图如图:图基本锁相环路原理图基本锁相环由鉴相器PD、环路滤波器、压控振荡器VCO组成基本功能是跟踪输入信号的相位由鉴相器产生一个与输入信号和VCO信号相位差成比例的电压这个误差电压通过低通滤波器抑制了噪声和高频信号成分后调制VCO的频率在鉴相器中与输入信号比较产生的任何误差电压通过环路滤波器再次调制VCO频率直到VCO以固定的相位锁住输入信号通过跟踪信号的相位获得频率同步和频率跟踪。鉴相器是相位比较装置用来比较输入信号和参考信号之间的相位其输出电压是相位差的函数可用乘法电路来实现。环路滤波器是线性电路虑除倍频分量让差频分量通过。压控振荡器(VCO)是其瞬时震荡频率受控制电压控制的振荡器由VCO的特性知以为中心瞬时频率口与控制电压在较大的范围内呈线性关系此范围内两者的关系可以表示为:其中:是VCO的控制极的控制电压为时的震荡频率称为VCO的固有震荡频率,是特性曲线的斜率它表示单位控制电压可使VCO的角频率的变化量也称为VCO的增益系数或灵敏度。在锁相环路中VCO对鉴相器起作用的不是瞬时角频率而是瞬时相位瞬时相位可得:由式可知以为参考相位的输出瞬时相位为:也就是说VCO在锁相环路中起了一次积分的作用所以可用积分器来实现压控振荡器锁相环路工作原理简单能合成高精度、高稳定度的信号。控制电路的结构图如图所示所选控制芯片的编程通过Aetlar公司的Plusn软件来完成在原理图中只涉及到了管脚分配和三态总线电路具体程序VHDL编写同原理图中的符号相关联(详细程序设计见第四章)。图控制电路结构图第四章数字发射机的硬件电路及VHDL的实现硬件描述语言(HDL)硬件描述语言(HardwareDescriptionLanguage简称HDL)是相对于一般的计算机软件语言如C,Pascal等而言的。HDL是专门用于设计硬件电子系统的计算机语言设计者可以利用HDL程序来描述所希望的电路系统规定其结构特征和电路的行为方式然后利用综合器和适配器将此程序变成能控制FPGACPLD内部结构、并实现相应逻辑功能的门级或者更底层的结构网表文件和下载文件。VHDL语言简介VHDL是VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage它是在年代由美国国防部资助的VHSIC(超高速集成电路)项目开发的产品诞生年底VHDL被IEEE(TheInstituteofElectricalandElectronicsEngineers)确认为标准硬件描述语言自IEEE公布了VHDL的标准版本(IEEEstd)之后各EDA公司相继推出了自己的VHDL设计环境此后VHDL在电子设计领域受到了广泛的接受并逐步取代了原有的非标准HDL。年IEEE对VHDL进行了修改从更高的抽象层次和系统描述能力上扩展VHDL的内容公布了新版本的VHDL即ANSIIEEEstd版本年IEEE成为VHDL的综合标准。VHDL语言在硬件电路设计领域的作用将与C和C在软件设计领域的作用一样在大规模数字系统的设计中它将逐步取代如逻辑状态和逻辑电路图等级别较低的繁琐的硬件描述方法而成为主要的硬件描述工具。VHDL语言设计步骤)设计要求的定义在进行编写VHDL代码之前必须先对你的设计目的和要求有一个明确的认识然后再选择适当的设计方式和相应的器件进行设计。)用VHDL语言进行设计描述:编写VHDL语言的代码与其他计算机程序语言又很大的不同编写者必须清楚的认识到是设计硬件编写的VHDL代码必须能够综合到采用可编程逻辑器件来实现的数字逻辑种。)用VHDL仿真器对VHDL原代码进行功能仿真:采用VHDL仿真软件进行仿真可以在设计的早期阶段检测到错误从而进行修改可以节省时间减少对设计日程计划的影响。)利用VHDL综合优化软件对VHDL原代码进行综合优化处理:选择目标器件、输入约束条件后VHDL综合优化软件工具将对VHDL原代码进行处理产生一个优化了的网络表。)配置:将优化了的网络表安放到前面选定的CPLDFPGA目标器件中这一过程称为配置。在优化了的网络表配置目标器件从完成的版图上可以得到连线长短、宽窄的信息把它们反注到原来的网络表上为再次时序仿真做准备。)配置后的时序仿真:时序仿真检查诸如信号建立时间、时钟到输出、寄存器到寄存器的时延是否满足要求因为己经得到实际连线引起的时延数据所以仿真结果能比较精确的预测未来芯片的实际性能。如果时延仿真结果不能满足设计的要求就需要重新对VHDL原代码进行综合优化并重新装配于新的器件中其间不乏反复尝试各种综合优化过程和配置过程或选择不同速度品质的器件同样也可以重新观察和分析VHDL原代码以确认描述是否正确有效的。只有这样取得的综合优化和配置结果才符合设计者的实际要求。)器件编程:在成功的完成了设计描述、综合优化、配置和配置后的时序仿真之后则可以对器件编程和继续进行系统设计的其他工作。利用VHDL语言开发的优点传统的数字系统设计步骤是:从状态图的简化写出最简逻辑表达式直到绘出电路原理图。若电路系统庞大就不容易在电路原理图上了解电路的原理而且绘图也是非常烦琐的工作。美国国防部在年提出VHSICHardwareDescriptionLanguage简称为VHDL其主要优点是:)设计功能强、方法灵活、支持广泛:VHDL语言支持自顶向下(TopDown)的设计方法具有功能强大的语言结构用简洁明确的代码来进行复杂控制逻辑的设计可以支持同步电、异步电路、以及其他随机电路的设计。此外VHDL语言可以自定义数据类型给编程人员带来了较大的自由和方便。)具有系统硬件描述功能:VHDL具有多层次的设计描述功能可以从系统的数学模型直到门级电路支持设计库和可重复使用的元件生成它支持阶层设计且提供模块设计的创建。)可进行与工艺无关的编程:VHDL语言设计系统硬件时没有嵌入描述与工艺相关的信息不会因为工艺变化而使描述过时与工艺技术相关的参数可通过VHDL提供的类属加以描述工艺改变时只需修改相应程序中的类属参数即可。)VHDL语言标准、规范、易于共享和复用:VHDL是IEEE承认的标准故VHDL的设计描述可以被不同的EDA设计工具所支持同一个VHDL设计描述可以在不同的设计项目中采用方便了设计成果的设计和交流。另外VHDL语言的语法规范可读性强。MAXPLUS软件简介本次设计选用的开发软件是美国ALTERA公司开发的MAXPLUSII其全称为MultipleArrayMatrixAndProgrammableLogicUserSystems。它具有运行速度快、界面统一、功能集中、易学易用等特点。它的器件系列从最初的Max系列到最新的系列从门到上百万门提供了满足各种条件需要的一系列器件MAXPLUSII结合各种系列器件的物理结构提供了各种的优化措施以在提高工作速度和资源利用率之间进行平衡为大多数设计提供了良好的解决方案。MaxplusII的设计输入方法十分灵活可根据设计内容分别建立图形编辑文件(GraphicEditorfile)、符号编辑文件(SymbolEditorfile)、文本编程文件(TextEditorfile)及波形编辑文件(WaveformEditorfile)在编译并仿真成功后还右生成用户自己的符号(Symbol)并存于用户符号库内以供上层设计引用输入方式也可以任意组合使用、利用该工具所配置的编辑、编译、仿真、综合、芯片编程等功能可将设计电路图或电路描述程序转换称基本的逻辑单元写入可编程的芯片中。用户首先对所做的项目进行设计明确设计目的、设计要求其设计步骤大致如下:)利用原理图输入方式或者文本输入方式进行设计输入。)输入完成后进行链接编译若编译过程中发现错误则检查设计输入是否有误发现错误并修改直至没有错误发生编译才可以顺利通过。)编译完成后开始进行仿真仿真就是检查设计是否达到设计要求否则的话还需要重新检查设计输入。)直至仿真结果达到设计的要求后就可以进行程序烧录把设计程序下载到目的芯片中(该芯片是己根据硬件电路设计后装焊到PCB板上)然后连接上输入信号和示波器、频谱仪等进行验证、测试。MaxplusIl是Altera提供的一个完整的EDA开发软件可完成从设备输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有过程。MAXPLUSII借助EDIF网表文件SRAM目标文件(sof)、LPM、VerilogHD和VHDL能与CandenceMentorGraphicsOrCADSynplicity和Viewlogic等公司提供的其他多种EDA工具兼容MAXPLUSII编译器可以在PC机及各种工作站平台上运行这使MAX十PLUSH成为工业界中唯一与平台和结构无关的可编程逻辑设计环境。QuartusII是Altera近几年来推出的新一代可编程逻辑器件设计环境功能更为强大。自顶向下(UptoDown)设计方法所谓自顶向下(UptoDown)设计方法、简单地说就是采用可完全独立于芯片厂商及其产品结构的描述语言在功能级对设计产品进行定义并结合功能仿真技术以确保设计的正确性在功能定义完成后利用逻辑综合技术把功能描述转换成某一具体结构芯片的网表文件输出给厂商的布局布线器进行布局布线。布局布线结果还可反标回同一仿真器进行包括功能和时序的后验证以保证布局布线所带来的门延时和线延时不会影响设计的性能。自顶向下设计方法的优越性是显而易见的。)由于功能描述可完全独立于芯片结构在设计的最初阶段设计者可不受芯片结构的约束集中精力进行产品设计缩短设计周期。)设计的再利用得到保证:电子产品正向模块化发展所谓模块化就是对以往设计成果进行修改组合和再利用产生全新的或派生设计而自顶向下设计方法的功能描述可与芯片结构无关可以以一种IP的方式进行存档以便将来重新利用。)设计规模大大提高:简单的语言描述即可完成复杂的功能而不需要手工绘图。)芯片选择更加灵活:设计者可在采用各种结构芯片来完成同一功能的描述从而在设计规模、速度、芯片价格及系统性能等方面进行平衡选择最佳结果。可编程逻辑器件的自顶向下设计方法数字系统设计中最常采用的方法也是基于芯片的系统设计的主要方法。它首先从系统设计入手在顶层进行功能划分和结构设计采用硬件描述语言对高层次的系统进行描述并在系统级采用仿真手段验证设计前就可以用软件仿真手段验证系统方案的可行性因此自顶向下的设计方法有利于在早期发现结构设计中的错误避免不必的重复设计提高设计的一次性成功率。用可编程逻辑器件完成数字系统的设计相当于先将整个系统功能分成不同功能的模块并将这些模块彼此连接并给予时钟激励以完成预期功能。这些模块对应于不同的器件(用户自己定义的)每个器件可完成一个独立的功能。其次再按同样的过程将每个器件功能再次细分为若干个子模块并连接每一个子模块又对应一个用户自己生成的器件然后通过仿真测试模块连接的正确性……如此反复直至功能细化到对逻辑门电路进行操作。本次设计也采用自顶向下的设计方法分为三个层次顶层为复用级它由若干个次层模块构成每个次层模块均可完成一个较为独立的功能次模块在调试成功后可生成为一个默认符号(Symbol)以供上一层模块调用。次模块又可细分为若干个子模块每个子模块同样可完成相对独立的功能……如此层层嵌套即可根据实际需要细化到逻辑门级。每层设计结束后都可及时对其进行仿真仿真成功后就可以生成符号(Symbol)便于下一步的设计。时钟分频控制模块时钟分频简介整个硬件电路板由AD转换器、DA转换器、锁相环频率合成电路、IQ调制芯片、Altera公司的现场可编程器件FPGA及各种接口电路和插件组成由于器件的差异和设计的需要每个器件都有其特定的工作时钟为了节省成本及降低PCB板的面积整块电路板上我们使用一个晶振然后利用现场可编程器件FPGA进行分频后给其他的器件各自所需的工作时钟。此次设计中考虑到实际的性能需求电路中的AD转换器采样时钟是IOMHz,FPGA的工作时钟是MHz锁相环环路的参考时钟是MHz为此我们在整个电路中采用了一个MHz晶振作为FPGA的参考时钟然后通过将晶振接入FPGA进行十分频、八分频后分别作为作为锁相环环路的参考时钟和AD转换器的工作时钟。时钟分频程序本文中采用了VHDL语言编程实现了十分频和八分频MHz的晶振经过分频后产生MHz和IOMHz的时钟分别作为锁相环电路、AD转换器、DA转换器的工作时钟具体的分频程序结构体部分如下(以十分频为例):process(clk)beginif(clkeventandclk=)thenifcoutthencout=cout”elsecout=endifcasecoutiswhen”=clkout=when=clkout=when”=clkoutt=when=clkout=when”=clkout=when=clkout=when”=clkout=when”=clkout=when””=clkoutwhenothers=clkout=endcaseendifendprocess其中:clk:instdlogic时钟信号输入端口。clkout:outstdlogic分频器输出。编译、仿真成功后生成一个分频模块(Symbol)采用一个晶振实现多个工作时钟的方法具有原理简单、实现容易、成本低、有效降低PCB板面积的特点,当然这方法只是适合于电路比较简单同时各个器件布局比较靠近的情况下如果PCB板子较大各个器件的布局相距较远就不可采用这种方法因为由于线路延迟导致时钟的误差较大分频后的信号不能达到预期的要求。分频的仿真结果如下图:图分频电路的仿真图DDS模块我们可以利用DDS来生成基带信号也就是说当一个频率较低、幅度、相位随着时间变化的模拟信号经过AD采样量化后输入DDS中输入幅值的采样值把幅值进行累加累加和作为正余弦ROM表的地址来查找相应的标准正余弦的幅度值查出来的标准幅度值经过DA数模转换器转换成模拟信号经滤波器平滑后输出标准的正余弦信号其频率随着输入信号幅度变化而变化的幅度保持不变也就是实现了基带信号的调频基带调频信号再送入单边带调制器SSB进行幅度调制也就是实现信号频率的无失真搬移将低频的基带信号搬移到较高的载波信号上经过功率放大器后由天线向空间辐射这样就完成了信号的调制和发射。实现DDS的两种方法)采用DDS芯片的解决方案随着微电子技术的飞速发展性能优良的DDS产品不断推出主要有Qualcomm、AD、Sciteg和Stanford等公司生产的单片电路(monolithic)。Qualcomm公司推出了DDS系列Q、Q、Q、Q、Q。美国AD公司也相继推出了他们的DDS系列:AD,AD、可以实现线性调频的AD、两路正交输出的AD以及以DDS为核心的QPSK调制器AD、数字上变频器AD和AD。AD是AD公司采用先进的DDS技术于年推出的高集成度DDS频率合成器它内部包括可编程DDS系统、高性能DAC及高速比较器能实现全数字编程控制的频率合成器和时钟发生器。接上精密时钟源AD可产生一个频谱纯净、频率和相位都可编程控制的模拟正弦波输出。)自行设计的基于FPGA芯片的解决方案专用DDS芯片的功能和种类比较多但每种芯片的控制方式固定、价格也比较昂贵在充分掌握DDS工作原理的基础上利用FPGA可根据需要方便地实现各种调频、调相和调幅功能的DDS具有良好的灵活性和实用性。就合成信号质量而言专用DDS芯片由于采用特定的集成工艺内部数字信号抖动小可以输出高质量的模拟信号设计中我们使用滤波器、利用信号的对称性扩大ROM的存储容量等方法。FPGA实现的DDS也能输出较高质量的信号虽然达不到专用DDS芯片的水平但信号精度误差在使用的允许范围之内。DDS技术的实现依赖于高速、高性能的数字器件可编程逻辑器件以其速度高、规模大、可编程有强大EDA软件支持等特性十分适合实现DDS技术。Altera的PLD具有高性能、高集成度和高性价比的优点此外它还提供了功能全面的开发工具和丰富的IP核、宏功能库等获得了广泛的应用。其产品有多个系列按照推出的时间先后顺序依次为Classic系列、MAX(MultipleArrayMatrix)系列、FLEXFlexibleLogicElementMatrix)系列、APEX(AdvancedLogicElementMatrix)系列、ACEX系列、Stratix系列以及Cyclone等。此次设计中我们采用Altera的FLEX系列芯片。FPGA通常包含三类可编程资源:可编程逻辑功能块(LAB)、可编程l块和可编程互连线。可编程逻辑功能块是实现用户功能的基本单元它们通常排列成一个阵列散布于整个芯片,可编程IO块完成芯片上逻辑与外部封装脚的接口常围绕着阵列排列于芯片四周可编程内部互连包括各种长度的连线线段和一些可编程连接开关它们将各个可编程逻辑块或Il块连接起来构成特定功能的电路。每个可编程逻辑功能块((LAB)是由个逻辑单元((LogicalCellLE)构成其组成框图如图:设计中采用原理图和文本输入,DDS的基本组成框图见图主要由求补模块、累加器、取高位地址、正余弦ROM四部分组成其中的求补和取高位地址模块采用VHDL编程实现后生成相应的Symbol、累加和正弦余弦ROM模块采用Maxplusll正确后生成软件自带的参数化模块(LPM)构成定义好输出和输入后模块采用功能仿真Symbol然后将模块按照DDS原理图组建成一个完整的电路再次进行功能仿真后生成一个DDSSymbol。图逻辑单元(LE)内部结构图DDS基本组成框图实际DDS电路中由于计算机的处理带宽有限所以采一个FIR滤波器虑除高频分量由于DDS完全工作在数字域其特有的工作方式导致合成信号的频谱存在很大的杂散所以设计中根据存储波形对称的特点用VHDL语言地址译码模块和数据校正模块改进了正弦和余弦ROM查表有效降低了合成频率的杂散改进后的DDS的原理框图如图。图中除了AD,DA转换器由硬件电路实现以外其余的功能模块都是在Altera公司的一片可编程器件FPGA里实现采用自顶向下(UptoDown)的设计模式先将DDS系统详细的划分成求补模块、FIR滤波器、累加模块、取高A位地址模块、正余弦地址译码模块、正余弦ROM模块、数据校正模块。求补模块此次设计中模数转换器使用的是AD公司AD该芯片的输入是v~v的模拟信号输出的是二进制偏移码与计算机处理的二进制补码形式不一样需将二进制偏移码转换成二进制补码两种码制之间的关系如表:图改进后DDS的组成框图AD输入二进制偏移码计算机补码………………………………………………表偏移码与补码之间的关系由表分析可知AD输入幅值是正数时输出的二进制偏移码和二进制补码之间的关系是:把偏移码的最高位取反其余位保持不变即得到相应的二进制补码输入负数时把偏移码的最高位取反其余位加‘即得到相应的二进制补码根据这样的思路用VHDL语言编写了求补程序编译、仿真成功后生成的相应的求补模块((Symbol)求补程序的结构体部分如下:process(clk)beginif(clkeventandclk=’)thenifain()=’thenbout()=notain()bout(downto)=ain(downto)elsebout()=notain()bout(downto)=ain(downto)”endifendifendprocess其中:ain是ADC输出的二进制偏移码bout是求补后的二进制补码clk是FPGA的工作时钟此次设计的参考时钟是M。FIR滤波器模块目前FIR滤波器的实现方法有三种:利用单片通用数字滤波器集成电路、DSP器件和可编程逻辑器件实现。单片通用数字滤波器使用方便但由于字长和阶数的规格较少不能完全满足实际需要。使用DSP器件实现虽然简单但由于程序顺序执行执行速度必然不快。FFGA有着规整的内部逻辑阵列和丰富的连线资源特别适合于数字信号处理任务相对于串行运算为主导的通用DSP芯片来说其并行性和可扩展性更好。根据需要计算出FIR滤波器的系数之后利用乘法器、加法器和移位寄存器就可以实现滤波设计中利用Altera公司的参数化模块LPMMULT来实现乘法、LPMADDSUB模块实现加法、LPMSHIFTREG实现移位寄存。用MATLAB软件计算FIR滤波器的系数的方法如下:打开MATLAB软件后进入到DSP模块中的滤波器设计菜单中选取数字滤波器设计通过选择菜单条上的“FIR”按钮可以进入到FIR滤波器设计窗口选择中选用Kaiser窗窗函数的时域和频域波形如图:图窗函数的时域和频域波形图窗函数的时域和频域波形图Matalb设计滤波器设计方法当选择了其中任何一个滤波器后都会出现一个相应的设计窗口输入滤波器的通带宽度、过渡频带以及截止频率、滤波器阶数等参数后Matlba会自动计算出滤波器系数计算结束后滤波器的响应曲线就会显示在屏幕上。在MaxplusII软件中调出乘法模块LPMUTL可实现有符号和无符号乘法设定为有符号的乘法其中一路输入是常数,用Matlba工具计算出阶(N=)的加窗FIR滤波器的系数如下N为偶数时FIR滤波器系数是偶对称的即h(n)=h(Nn):h()=h()=h()=h()=h()=h()=h()=h()=滤波系数是小于的小数不便于用二进制数表示所以将系数均乘以=扩大后取整作为乘法模块的常数输入端:h=h=B=hl=h=B=h=h=B=h=h=B=调频发射机要求最大频偏KHz即由:求出频偏系数K=为了用移位实现乘法取频偏系数K==该频偏系数可与滤波器的系数合并即滤波器系数乘以频偏系数K后得到合二为一的系数如下:h=B=hl=h=B=h=h=B=h=h=B=设计中共使用了块LPMMULT乘法单元、块LPMADDSUB加法单元和块LPMSHIFTREG移位寄存单元每个乘法单元有两路输入其中的一路输入设定为上计算出的系数(hh)加法单元LP犯ADDSUB可以实现有符号和无符号数的加减法设定为有符号数加法移位寄存模块LPMSHIFTREG实现移位缓存将输入寄存后输出到下一级的输入端这种设计在Altera公司的EPFK芯片上进行功能仿真和时序仿真结果均达到了预期的要求。如果想更进一步的提高滤波效果一方面可以增加滤波器的阶数另一方面可以增加滤波器系数的位数以减少舍入误差。累加模块累加器由加法器LPM一ADDSUB和移位寄存器LPMeeFF组成设定参数化模块LPMeeADDSUB的输入、输出数据为位带符号数LPMADDSUB单元有两路输入一路是采样并经过数字滤波后的数据另一路是累加器输出数据经过移位寄存器缓冲后再送入LPMeeADDSUB单元中这样就实现了对采样值的累加。为了防止累加有符号数溢出后产生错误将加法器的进位overflow位与求和最高为sum()异或后作为移位寄存器输入的最高位送入寄存器缓存后再次送入加法器的输入端累加生成位的带符号数。取高M位地址模块通常相位累加器的位数N都很大一般取N=,,等实际设计中受到体积和成本的限制一般只取累加器输出的高几位作为ROM的寻址地址设计中取累加结果的高(M=)位来进行查表也就是说正余弦ROM有=个寻址地址取高位地址用VHDL语言实现程序的结构体部分如下:process(clk)beginifclkeventandclk=’thenhout(downto)=cin(downto)lout(downto)=cin(downto)endifendprocess其中:cin是取高位模块的输入也就是累加器的输出数据hout是高位的输出数值Lout是剩余的的输出数值clk是FPGA的工作时钟此次设计的参考时钟是M。正余弦地址译码模块、正余弦ROM模块、数据校正模块由于DDS采用全数字结构不可避免地引入了杂散。其来源主要有三个:相位舍入误差DDS中为了得到足够高的分辨率相位累加器的位数N都很大一般取N=,等但受到体积和成本的限制即使采用最先进的存储方法ROM容量也是有限的远远小于因此只能取累加器的高M位作为ROM的地址这就引入了相位舍入误差幅度量化误差:一个模拟信号的采样幅值理论上只能用一个无限字长的二进制代码才可以表示由于ROM的存储能力有限实际是用有限的S位代码近似信号幅值这就产生了幅度量化误差:器件误差:DAC和LPF器件有限的分辨率、非线性特性、转换时出现的毛刺由此可见实际的DDS系统由于其本身独特的工作方式导致了大量无法避免的杂散分量这些杂散分量分布在DDS系统的各个部分。由以上分析可知DDS由于其本身独特的工作方式导致了大量无法避免的杂散分量这些杂散分布在DDS的各个部分见图,图DDS杂散产生及分布图注::相位舍位误差:幅值量化误差:DA转换误差。相位舍位误差量化误差、DAC误差主要都是由于器件的非理想特性产生的我们可以改善器件的物理结构使之尽量接近理想特性比如:减少相位舍位、增加ROM存储数据的位数、提高DAC的分辨率、加入扰码来破坏杂散周期性等可以降低输出杂散。上述每种方法都有其一定的局限性比如减少相位舍位、增加数据位数会占用更多的资源:采用高分辨率的DAC器件会增加成本加入扰码系统会变得很复杂我们在使用FPGA设计DDS时利用存储波形的奇偶对称特性用VHDL语言结合MaxplusII软件设计出地址译码模块和输出校正模块采用:比例压缩ROM中存储的波形的数据具体思路如下:DDS相位累加的结果可正可负也就是正弦、余弦ROM的寻址地址有正有负ROM中存储的是二两个周期的正弦(以正弦采样为例)采样值(见图中以sint为Y轴的坐标):图ROM压缩原理图正弦函数是以二为周期的为了便于地址编码将纵轴平移至以Sin(t)为幅度值的坐标处将横轴平移至以t为时间轴的坐标也就是我们需要存储的数据是两个周期的正弦采样值同时将时间轴向下正弦图形的最低点处便于正弦信号幅值采样编码后存储在ROM中也就是ROM中存储的数值是从最小值处~最大值FF处设计中地址寻址和幅度值均设为位的压缩前两个周期内只能采样=个点量化误差较大。根据正弦信号周期对称的特点把的信号均匀分成段(见图中分别编号为①~⑧)对段①内也就是把正弦信号周期内进行=次采样把这些采样值存入正弦ROM中。根据分析知段②~段⑧内正弦信号的幅值与段①内正弦信号幅值有密切的关系(为说明方便段的地址编号分别为addr①,addr②addr每段信号的幅值编号分别为data,data()data⑧)DDS的正弦ROM查找表里只需存储正弦信号第一段地址内的个采样值其余段可根据与第一段地址和幅值的关系进行地址译码和输出校正就可以间接查出周期内的正弦信号的采样值这样整个ROM的寻址范围可以扩大到也就是相当于累加器的相位舍位减少了bit由原来的位寻址变为位寻址。利用VHDL语言编写译码程序的结构体如下:process(clk)beginif(clkeventandclk=’)thenifaddrinthenaddrout=addrinadset=elsifaddrin=andaddrinthenaddrout=addrinadsetelsifaddrin=andaddrinthenaddrout=addrinadset=’elsifaddrin=andaddrinthenaddrout=addrinadset=’elsifaddrin=andaddrinOthenaddrout=addrinadset=elsifaddrin=andaddrinIthenaddrout=Iaddrinadset=elsifaddrin=Iandaddrinthenaddrout=addrinIadset=l’elseaddrout=IIIaddrin’adset=endifendifendprocess其中:ddrin是地址译码模块的输入也就是累加器输出取其高位地址后的数据。addrout是经过译码后的地址数据adset是输出调整控制位该位根据其余段与段①的关系生成的一个控制字clk是FPGA的工作时钟。地址译码模块在调整地址范围的同时还设定一个输出调整控制位adset第N(N=,)段的地址调整到第一段地址的范围内后查表得到一些数据若查表得到的结果与第N段地址相对应的波形幅值编码一致就设定adset=如果不一致需要根据对称关系调整就设定adsetI查表数据和调整控制字一并输入给数据调整模块ROM为位FF代表最大幅值:当adset=’时sinweout=lpoutadset=I”时sinout=FFlpout其中:sinout是查正弦ROM表得到的幅度值lpout是段①地址对应的正弦信号的幅度值。这次设计在Aletar公司的EPFOK芯片上得到验证利用Agielnt公司的频谱仪测试结果表明:在不增加现有芯片资源的情况下这种简单的压缩方法有效的降低了DDS输出频谱的杂散若对存储在ROM中的波形采用:的比例压缩相当于把RoM存储容量扩大了倍也就是相当于减少(=)位相位舍位在系统资源日趋紧张的情况下这是一种简单易行、行之有效的方法。存储波形的RoM调用参数化元件PImrom实现其中的LPNFILE的文件*mfi是一个存放波形幅值的文件用Matlba软件编程计算出一个周期内正余弦信号的个采样值转换成进制数后按照地址:数据地址:数据……的格式存储后生成一个*mfi文件并在调用参数化元件lpmrom时指定存储该文件的路径即可。根据上述改进ROM存储的方法我们在标准正弦函数的内采样个点这个取样值是介于之间的小数数值为了便于转换成位的二进制数后生成*mif文件对其每个采样值均乘以扩大成FFF之间的数但是考虑到这样最大采样值存储时会产生溢出而变成这样会产生最大的误差因此修改扩大系数为。就可实现正确的存储数据。此次设计中利用幅值的对称性用VHDL语言编写了地址译码模块和输出数据校正模块使压缩比达到:有效的提高了合成频率的质量也相当于节省的资源。PLL电路实现数字调制发射机中由DDS生成了低频的基带信号低频的信号不便于无线传输需要将其调制到高频载波上实现有效的无线通信。锁相环用来产生高稳定度、高精度的载波。锁相环路由双模分频器MC、锁相环频率合成芯片MC,,压控振荡器HE、放大器OPA四部分组成:)双模分频器MC的内部结构如图:图双模分频器的内部结构图MC有*和*两种分频模式由管脚SW和管脚MC来设定模式设定如表(’代表接V,},`’代表断开):此次设计中使用分频比所以芯片的管脚SW悬空把模式控制字接入管脚MC来控制分频器的分频比。)频率合成芯片MC的内部结构和管脚分布如下图和图:图锁相频率合成芯片MC内部结构图它有一个位的计数器A、一个位的计数器N根据合成频率来设定这两个计数器计数初值位的内部分频比控制端RAZ,RAI,RA。确定了种内部分频比见表:表分频比控制图MC芯片的管脚MC是双模分频比控制输出端该信号送入双模分频器MC的MC控制端。当MC为低电平时分频比是计数器A与计数器N开始从初始值进行减法计数(NA)当计数器A计数到‘O’时MC变为高电平计数器N继续计数再进行(N一A)次计数后计数器N也计数到‘O’MC再次变为低电平计数器A与计数器N恢复为初始值开始下一个周期的计数在一个完整的周期内锁相环路输出的周期数(分频比)为:()PLL计数器N和计数器A初始值计算:设定也就是设定频率合成芯片的内部分频为锁相环路的工作频率则频率合成器的参考频率:()遥测发射机要求载波信号的中心频率为MHz所以锁相环路的总的分频比为:()根据双模分频器的的分频比公式:(其中P=)得:=NA()分析可以得到:N==B()A==B()把计算的初值通过FPGA写入MC芯片内经锁相环频率合成后得到中心频率为SMHz的高频载波信号)PA是低噪、高精度、高速度的放大器用来将鉴相器输出的小电压信号放大后送入压控振荡器VCO中用来控制输出频率的变化。其管脚分布见图:图PA放大器管脚分布HE是双输出、双电压控制端的压控振荡器两个电压输入端一个是控制电压粗调端另一个是控制电压细调端其输出频率受到控制电压的控制可选的频率范围是MHz~~MHz粗调带宽范围是加~~细调带宽范围是~~主路输出即为频率为MHz的高频载波送入IQ调制器的本振源输入端副路输出送入双模分频器的参考频率输入端锁相环电路实现原理图如下图:图锁相环原理图图中心频率为的载波频谱根据遥测系统的要求锁相环回路PLL合成的中心频率为MHz的高频载波的频谱如图合成信号有很高的精度和稳定度完全符合遥测系统的要求。单边带调制电路幅度调制用AD公司的IQ调制器AD芯片实现它是一款高性能、调制频带为GHz~~GHz主要由本振源、混频器、v一I转换器、差分信号一单边带信号转换器组成其内部结构及管脚分布如图:图AD内部结构图图AD管脚分布图当给DDS输入一个常量时DDS合成频率单一的波形合成的信号送入IQ调制器实现了正弦信号的幅度调制频谱图中包括载波和携带信息的上边带和下边带。调制波的频谱如图。当任意波形的调制信号输入DDS实现基带调频后再经过FQ调制器实现信号频谱搬移后输出利用频谱仪测量的调频波频谱如图:图单频波的调频信号频谱图图调频波的频谱图第五章总结结论数字调制式发射机具有许多优点以FPGA为核心设计数字调制式发射机可以实现重组调制、兼容各种调制方式、调制频率可变、频偏可调合理充分地利用了频率资源同时在实际的应用中还可以与采编器合并有很强的可扩展性。数字化是电子设计技术的发展趋势。数字通信具有抗干扰能力强、传输可靠性高、便于进行数字信号的存储和处理、易于集成化和微型化等优点。数字化发射机具有工作稳定可靠功能齐全、参数可编程体积小的特点随着微波集成电路和超大规模数字门阵列的发展数字调制发射机比先前的产品的性能又可以得到大幅度提高而且体积更小、成本更低具有较广阔的应用前景。需要进一步研究的问题)此次设计中为了达到与FPGA工作时钟相同的采样率选取的模数转换芯片采样率为MHz实际的应用中因为FPGA对数字信号的处理需要一定的时间。所以A/D的采样率可以低于FPGA的工作时钟这样选择采样率较低的模数转换芯片可以有效的降低成本。这只是理论上的分析没有在实际的设计中降低A/D的采样率得到验证有待于今后对此进一步的探讨和分析。)采用FPGA实现的直接数字频率合成器DDS具有很强的灵活性将输入信号的幅值采样值作为地址进行查表就实现了调幅/调相将输入信号的幅值采样值进行累加后作为地址进行查表就实现了调频对输入信号进行简单的处理就可以实现调频、调相、调幅及三种调制方式的组合模式此次设计由于时间限制只实现了调频在今后的研究中需要考滤如何实现其他的调制方式。)此次设计中实现了DDS、FIR滤波器及各个部分的时钟控制。由于选用的FPGA资源的限制FIR滤波器的滤波阶数只有阶整个系统的处理带宽不高今后可选用规模更大、内核中嵌入了DSPBlock的FPGA器件以实现高速、高精度的数字处理提高系统的处理带宽。)对于锬相环PLL部分内核中嵌入PLL的FPOA器件如CycloneII等不用分立的器件来构成锁相环路这样可以进一步提高载波信号的精度及减小整个发射系统的尺寸。参考文献【l】曹志刚钱亚生.现代通信原理.清华大学出版社年。【】胡广书著.数字信号处理一理论、算法与研究.清华大学出版社年。【】杨小牛楼才义徐建良.软件无线电原理与应用.电子工业出版社年。【】潘松黄继业.EDA技术与VHDLM.清华大学出版社年。【】武明武颍.调频发射机的数字化实现.第十二届全国遥测遥控技术年会论文集。【】曾兴雯等.高频电路原理与分析(第三版).西安电子科技大学出版社年。【】陈亚勇等.MATLAB信号处理详解.人民邮电出版社年。【】张志涌.Matlab.版.北京航空航天大学出版社年。【】刘宝琴.数字电路与系统.北京:清华大学出版社年。【】韩军功王家礼.DDS频谱分析及一种新型改善方法。西安电子科技大学学报年。【】张厥盛曹丽娜.锁相与频率合成技术.西安:电子科技大学出版社【】安建平DDS/PLL频率合成技术的研究。【】褚人乾蒋兴才廖湘平.直接数字式频率合成器(DDS)的频谱及其改善方法通信对抗。【】陈德志王本龙.直接数字频率合成技术实现调频.电讯技术()。【】昂志敏尹华锐朱近康.基于软件无线电的数字调制解调算法移动通信通信技术。【】MeCammonKAlcoholRelatedMotorVehicleCrashesDeterrenceandInterventionJAnnEmerMed,,():致谢经过半年多的时间论文工作即将结束。在论文的设计和写作过程中我得到了很多来自老师、同学以及朋友们的帮助同时还有家人无微不至的关怀和支持在此向他们表示最衷心的感谢。首先要特别感谢的是我的指导老师叶华老师她严谨的科学态度踏实的工作作风平易近人的处事风范深深影响着同门各届学子。在论文的选题和设计过程中他都给予了细心的指导使我受益匪浅。在他各方面的悉心指导和教育下我这半年多的学习生活也过得特别有意义得到了各方面科学技术知识同时在生活中做人做事的作风也得到了进一步的提高使我在今后的工作学习生活中更加有信心踏实严谨的做好每一件事。其次要感谢的是的同学们他们在各方面对我的帮助也是不可或缺的在学习过程中大家的互相帮助和交流总是让我受益匪浅。谢谢你们对我一直以来对我的帮助和支持与大家度过的这一段美好和谐的时光我将永生难忘。最后是感谢远方时刻关心我和支持我的家人朋友们是你们的爱和无私的付出才有今天的我也正是你们的不断鼓励和支持我才有信心和勇气排除一切困难解决各方面问题顺利完成学业。输入信息VCOHPF信息放大本振环路滤波器监相鉴频器晶体振荡器调制前电路相加器压控振荡器除N分频器调制输入fmftf低通高通晶体振荡器监相监频器环路滤波器相加器压控振荡器调制输入除N分频器foPLL时钟IQ调制器DAFPGAADNbit相位累加器波形存储表DA转换器LPF频率控制字Abit参考时钟ftMbitSbitfout监相器PD环路滤波器VCOfifout标准晶体ff滤波发生器ffnfnfn混频器滤波器fout电话图像数据仿真窄带ADDADSP宽带DAAD射频前端SSBDDS余弦ROM表正弦ROM表coswt移相功率放大器LPFLPFDADA加法器FIRADPLLfclkPAGEunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknownunknow

  很多人都会好奇,为什么中国女子怀孕,会说身怀六甲呢?原来这六甲来源“天干”,即甲子、甲寅、甲辰、甲午、甲申、甲戌六个甲日,是象征着生命起始的日子。由于天干地支这一历法与古人的生活息息相关,并被赋予了神秘的符号内容,因此成为了我们研究古人智慧及其生活方式的重要资料。

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